合作企業新人才需求公告

Synopsys Prime Time靜態時序分析?

為了幫助工程師進一步全面系統地理解Prime Time的概念與方法，學習并掌握Synopsys公司的靜態時序分析工具，國家集成電路設計西安產業化基地EDA培訓中心將于近日舉辦Prime Time培訓。靜態時序分析技術是一種窮盡分析方法，用以衡量電路性能。在功能和性能上滿足全片分析的目的，支持片上系統設計，即它為很快滿足設計時序要求取得了突破，能提供百萬門級設計所要求的性能，并在一個合理的時間內分析設計，而且它帶有先進的時序分析技術和可視化的特性，用于全芯片驗證。

●? 主要內容：
1. 闡述了靜態時序分析的三個步驟，四個類型的時序路徑及各路徑之間的約束。
2. 討論了用于計算時鐘網絡延遲、外部時鐘延遲、驗證設計的小時鐘脈沖寬度、對門控時鐘進行檢查及在已有時鐘的基礎上定義一個新的時鐘命令。
3. 明確了例外時間（Timing Exceptions）的定義，討論了例外時間的范圍，給出了多路徑及其規范，提供了多路徑的約束。
4. 高效的靜態時序分析方式，包括瓶頸、多事件及同時發生的事件大、小值分析等。 5. 闡述了為任何設計目標列表應用程序屬性的命令，用于從一個設計對象上找到其屬性的兩種命令，允許創建自己的Prime Time命令。
6. 定義了時間模式、討論了在靜態時序分析中用時間模式的益處、Prime Time支持的三種時間模式及用時間模式修改link_path變量。
7．闡述了物理時間被應用在頂層綜合時的原因、SDF的定義及在Prime Time中認可的三種寄生模式。

ModelSim高級調試功能做HDL仿真?

為了幫助工程師進一步全面系統地理解ModelSim仿真的概念與方法，學習并掌握Mentor公司的相關仿真工具，國家集成電路設計西安產業化基地EDA培訓中心將于近日舉辦Mentor ModelSim培訓。
　　?ModelSim是業界優秀的HDL語言仿真器之一，它提供友好的調試環境，支持PC和UNIX平臺，是唯一的單一內核支持VHDL和Verilog混合仿真的仿真器。ModelSim是作FPGA、ASIC設計的RTL級和門級電路仿真的首選，在業界一直保持在VHDL和VHDL/Verilog混合語言功能仿真器市場占有率第一的位置，在Verilog市場也有相當高的市場占有率。
???? 本課程讓學員們首先熟悉ModelSim基本概念，并且進一步學習ModelSim的高級調試概念和技巧，充分和有效地發揮ModelSim的各項功能，分析和調試數字電路設計。通過運用各種方法和調試手段，學習如何產生高性能的仿真模型，得到更可靠的設計結果。您將面對一個真實的富有挑戰的設計，在高質量的測試平臺上用測試矢量去仿真和分析它，并用系統的方法去解決問題。
　　●　在這次課程中可以學到：
　　　◎　ModelSim的基本概念和流程；
　　　◎ 高級的調試概念和方法；
　　　◎ 運用Debug Detective;
　　　◎ 產生和比較多個數據庫；
　　　◎ 運用“虛擬對象”去調試設計；
　　　◎ 用Tcl/Tk控制設計和ModelSim環境；
　　　◎ 調試多種類型的設計錯誤；
　　　◎ 測定設計的“代碼覆蓋率”；
　　　◎ 用“Signal Spy”實現高級探查；
　　　◎ 應用先進的波形比較功能；
　　　◎ 分析和提高設計及終產品的性能，從抽象描述到門級實現；
　　●　適合的聽眾：
　　??◎ 在系統設計、硬件設計或軟件設計中將用到VHDL、Verilog或VHDL/Verilog 混合HDL語言進行仿真和分析的工程師；
　??●　需要的知識：
　　　◎ VHDL或Verilog硬件描述語言；
　　　◎ HDL語言功能仿真的基本概念